L’industrie des semi-conducteurs est régie par une famille de standards SEMI International spécifiques au pilotage performance équipement et fab : SEMI E10 RAM (Reliability, Availability, Maintainability), SEMI E79 OEE Calculation, SEMI E116 Equipment Performance Tracking, SEMI E58 ARAMS. Une fab moderne (CAPEX 5-20 Md USD, 30 000-50 000 wafers/mois) opère 300-600 outils process en 7 grandes étapes (lithographie, etch, deposition, implant, planarisation CMP, métrologie, clean) avec un yield de 0,40-0,75 par couche, sur 12 à 65 couches selon le nœud technologique.
Standards SEMI structurants pour le TRS semi-conducteurs
SEMI E10-0312 (révision continue) Specification for Definition and Measurement of Equipment Reliability, Availability, and Maintainability (RAM) définit 6 états équipement standardisés :
- Productive Time : production wafers conformes
- Standby Time : équipement disponible non utilisé
- Engineering Time : qualification, recipe development, R&D
- Scheduled Downtime : maintenance préventive, qualification
- Unscheduled Downtime : pannes, contamination
- Non-Scheduled Time : équipement hors planning (week-end, shutdown)
SEMI E79-0813 Standard for Definition and Measurement of Equipment Productivity (OEE) dérive le TRS semi-conducteurs :
- Availability Efficiency = Productive Time / (Productive + Standby + Engineering + Scheduled + Unscheduled)
- Performance Efficiency = (Theoretical Throughput × Quantity Produced) / Productive Time
- Quality Efficiency = Quantity Conforming / Quantity Produced
- OEE = Availability × Performance × Quality
SEMI E79 introduit aussi la notion d’Operational Equipment Effectiveness (OEE) vs Equipment Productivity selon que l’on inclut ou non le Non-Scheduled Time, élément critique pour comparer fabs et lignes inter-sites.
SEMI E116-0312 Provisional Specification for Equipment Performance Tracking standardise les codes de raison d’arrêt (Reason Code Hierarchy) pour permettre l’analyse Pareto multi-fab et le benchmarking intersites.
Architecture process wafer fab et points de mesure TRS
Une fab CMOS comprend 7 grandes familles d’équipement :
- Lithography : steppers/scanners ASML, Nikon, Canon. Throughput 80-275 WPH selon outil. TRS critique car CAPEX 50-250 M$/outil EUV.
- Etch : Applied Materials, LAM, Tokyo Electron. Dry plasma. Throughput 80-200 WPH.
- Deposition : CVD, PVD, ALD, epitaxie. Throughput 30-150 WPH.
- Implantation ionique : Applied Materials, Axcelis. Throughput 100-400 WPH.
- CMP (Chemical-Mechanical Planarization) : Applied Materials, Ebara. Throughput 60-120 WPH.
- Métrologie : KLA, Hitachi, Applied. Inline thickness, CD, overlay. Throughput 20-80 WPH.
- Clean / Surface Prep : DNS, TEL, SCREEN. Throughput 100-300 WPH.
Le throughput typique se mesure en WPH (Wafers Per Hour) ou WPM (Wafers Per Month), avec un TRS distinct par outil et un TRS global fab par nœud technologique.
Indicateurs spécifiques semi-conducteurs au-delà du TRS
- Wafer yield : % chips conformes par wafer en test paramétrique. Cible 0,85-0,95 en nœud mature, 0,40-0,70 en ramp-up nouveau nœud.
- Line yield : % wafers sortant fab versus wafers entrant. Cible 0,90-0,98 sur nœud mature.
- Composite yield : Line yield × Wafer yield × Assembly yield × Test yield. Mesure performance globale chip out.
- Cycle time : days per layer (DPL), jours moyens par couche masque. Cible 1,2-1,8 DPL nœud mature, 2-3,5 DPL nouveau nœud.
- X-factor : Cycle time réel / Cycle time théorique. Cible 2,5-4 dans une fab bien gérée, > 6 indique congestion sévère.
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Benchmarks TRS 2026 par nœud et famille équipement
| Famille équipement | Nœud mature 28-65nm | Nœud avancé 5-14nm | EUV 3-5nm |
|---|---|---|---|
| Lithography stepper/scanner DUV | 78-86 % | 72-80 % | N/A |
| Lithography EUV NXE:3600/3800 | N/A | N/A | 62-72 % |
| Etch plasma | 82-90 % | 78-86 % | 72-82 % |
| CVD/ALD deposition | 80-88 % | 75-83 % | 70-80 % |
| Implantation ionique | 85-92 % | 82-90 % | 80-88 % |
| CMP | 78-86 % | 72-82 % | 68-78 % |
| Métrologie inline | 72-82 % | 68-78 % | 62-72 % |
| Back-end assembly | 80-88 % | 76-84 % | 72-82 % |
| Back-end test (ATE) | 75-85 % | 72-82 % | 68-78 % |
Sources : agrégation SEMI World Fab Forecast 2024, IC Insights, Gartner Semiconductor benchmarking 2024-2025, données opérateurs fab européens (STMicroelectronics, Infineon, GlobalFoundries Dresden, X-FAB). Les TRS EUV restent significativement inférieurs aux DUV en raison de la complexité source plasma laser-induced + maintenance optique miroir.
Pertes spécifiques semi-conducteurs et plan d’action TRS
L’analyse Pareto fab révèle typiquement 8 catégories majeures :
- Setup recipe change-over : changement produit, requalification → 5-15 %
- Qualification après PM : DOE, échantillonnage métrologie → 4-10 %
- Engineering / R&D time : recipe development, tests nouveaux process → 5-15 %
- Pannes équipement critique : pompes vide, MFC, RF generator → 3-10 %
- Contamination particules : excursion, qualification clean room → 2-8 %
- WIP starvation / saturation : déséquilibrage flux fab → 4-12 %
- Maintenance préventive : PM scheduling → 6-12 %
- Calibration / matching : tool-to-tool variability → 2-6 %
Approche TRS Pulse en fab back-end et lignes test/assembly
Les sites back-end semi-conducteurs (assembly, packaging, test) opèrent des lignes plus proches du manufacturing discret traditionnel, avec wire bonders, die attach, encapsulation, ATE testers. Le TRS y est plus directement applicable selon ISO 22400-2:2014 et benchmarks 75-85 % typiques. La méthodologie TeepTrak transposable (cas Hutchinson 40 sites, 42→75 %, ou Nutriset process continu 62→80 %) s’applique directement, avec déploiement boîtiers de mesure sur 50-200 outils par site.
FAQ TRS semi-conducteurs
Quelle différence entre SEMI E79 et ISO 22400 ?
SEMI E79-0813 est spécifique semi-conducteurs avec 6 états équipement (Productive, Standby, Engineering, Scheduled DT, Unscheduled DT, Non-Scheduled), incluant la notion d’Engineering Time qui n’existe pas en ISO 22400-2:2014. SEMI E79 est plus granulaire pour fab wafer, ISO 22400 plus généraliste manufacturing discret.
Comment mesurer le TRS d’un scanner EUV ?
SEMI E79 OEE avec throughput théorique 165 WPH NXE:3600 / 220 WPH NXE:3800. Disponibilité 70-82 % typique (source plasma laser-induced, droplet generator, miroir optique). Performance 85-92 %. Qualité 95-99 %. TRS global EUV 62-72 % top quartile 2024-2025.
Pourquoi le TRS EUV est-il si bas ?
Complexité technique source plasma laser-induced (LPP) : laser CO2 50 kW + droplets étain 50 000/s + miroirs molybdène/silicium multicouches + chambre vide ultra-haute. Mean time between failure < 100 h sur certains sous-systèmes. Maintenance optique critique. ASML cible 90 % availability long terme mais 70-82 % typique en 2024-2025.
Que mesure le X-factor en fab ?
X-factor = Cycle time réel / Cycle time théorique sans attente. Cible 2,5-4 dans fab bien gérée, > 6 indique congestion sévère (WIP excessif, déséquilibrage capacité). Lié au TRS via les attentes outil et les engineering time.
SEMI E10 vs SEMI E79 vs SEMI E116 — quelle utilisation ?
SEMI E10 définit les 6 états équipement et les métriques RAM (MTBF, MTTR, Reliability, Availability). SEMI E79 calcule l’OEE/Equipment Productivity à partir de ces états. SEMI E116 standardise les codes de raison d’arrêt pour permettre le benchmarking inter-fab et l’analyse Pareto. Ensemble structurant pour le pilotage performance fab.
Conclusion
Le pilotage TRS en semi-conducteurs suit les standards SEMI E10 / E79 / E116, avec des spécificités fab front-end (engineering time, qualification, X-factor) et des benchmarks par famille équipement et nœud technologique. Les TRS varient de 62-72 % sur scanner EUV à 85-92 % sur implantation ionique. La méthodologie TeepTrak transposable (cas multi-sites Hutchinson, process continu Nutriset) s’applique particulièrement aux lignes back-end assembly/test avec déploiement rapide 8-12 semaines et gain typique +12 à +18 points TRS.
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